奇异摩尔(上海)半导体技术有限公司

数字前端设计工程师

岗位职责：

工作职责：

1. 模块级RTL设计与编码

 - 在系统架构师和资深工程师的指导下，负责特定功能模块（如：控制逻辑、相关算法、FIFO、状态机、定时器、中断控制器等）的RTL代码编写。

 - 使用 Verilog 或 SystemVerilog 语言，遵循公司的编码规范（Coding Style），确保代码的可读性、可综合性及低功耗友好性。

2. 逻辑综合与时序约束

 - 负责模块的逻辑综合（LogicSynthesis），使用工具（如 Design Compiler 或 Genus）将RTL转换为门级网表。

 - 编写和优化时序约束文件（SDC），定义时钟、输入输出延迟及虚假路径（False/Multi-cycle

Paths）。

 - 分析综合报告，优化面积（Area）、功耗（Power）和时序（Timing），确保满足PPA指标。

3. 文档撰写与技术支撑

 - 撰写详细的模块设计规格书（Micro-architecture Specification）、RTL设计文档及接口定义文档。

 - 协助后端团队解决时序收敛（Timing Closure）问题，提供逻辑优化建议。

4. 流程维护与脚本开发

 - 维护和优化前端设计自动化流程，编写 Tcl/Python/Perl/Shell 脚本以提高设计和验证效率。

 - 跟踪业界最新的EDA工具和設計方法学，参与内部技术分享。

岗位要求：

任职资格:

1、学历要求：硕士及以上学历，集成电路科学与工程、微电子学与固体电子学、电子科学与技术、电子信息工程、计算机科学与技术等相关专业；

2、经验要求： 有数字芯片设计实习经验优先，有FPGA开发经验优先

3、核心技能要求：

a. 熟悉linux操环境；

b. 脚本能力：熟练掌握Tcl/perl/Shell(至少一种)，具备Python自动化处理能力者优先；

c. EDA工具：熟悉VCS，verdi，spyglass等工具，了解PrimeTime（PT）、Design Compiler（DC）/genus等工具基本使用；

d. 了解ASIC开发流程

4、 语言能力：能熟练阅读英文技术文档及EDA工具报错信息；

投递说明：

三轮面试

其他描述：

奇异摩尔为您提供:

1.  具有竞争力的薪酬与全面完善的福利体系。

2.  身处创新前沿领域，拥有广阔的职业发展空间。

3.  富有创造力、包容且协作共进的工作氛围。

4.  加入先锋团队，共同投身引领技术变革的事业。 

申请方式:

如果你是一名渴望影响科技行业、充满活力的专业人才，即刻申请吧！请通过我们的招聘页面提交申请并附上您的简历。

奇异摩尔坚持平等就业原则，珍视人才多元化，致力于为全体员工打造包容的工作环境。所有录用均依据任职资格、个人能力与业务需求综合评定。

公司介绍-奇异摩尔 Kiwimoore, 作为国内最早布局、产品线最齐全的互联架构企业，构建了对标英伟达的完整技术体系，是华为之外唯一能提供网间、片间、片内全链路方案的第三方厂商。公司聚焦大算力场景，服务顶级客户，2025 年在手订单达 10 亿，潜在市场空间广阔。核心产品中，800G 网卡与最新 CX8 性能持平，已完成流片并计划明年底上市；GPU-GPU 互联技术突破至 NVLINK4.0-5.0 级别，片内 GPU-CPU 互联以 32G 高速实现成熟应用，凭借全栈技术实力与商业化能力，成为行业关键玩家。